Les FPGA Stratix V font une percée en débit tout en diminuant la consommation système et le coût.

Vélizy -- 19 avril 2010 -- Altera Corporation (NASDAQ:ALTR) annonce sa nouvelle génération de FPGA Stratix® V en 28 nm, FPGA au plus haut débit du marché. Offrant jusqu'à 1,6 Tbps de commutation série, les FPGA Stratix V s'appuient sur une kyrielle de nouvelles technologies et un procédé d'avant-garde de 28 nm afin de diminuer les coûts et la consommation des applications à haut débit.

Fabriqués en procédé 28 nm High Performance (HP) par TSMC, les FPGA Stratix V possèdent jusqu'à 1,1 million d'éléments logiques, 53 Mbits de mémoire embarquée, 3 680 multiplieurs 18x18 et des transceivers intégrés fonctionnant jusqu'à 28 Gbps. Les circuits intègrent également l'IP (propriété intellectuelle) la plus complète de certaines applications pour accroître l'intégration système et les performances sans pénaliser le coût et la consommation d'énergie. Cette nouvelle gamme comprend quatre circuits s'adressant chacun à une large gamme d'applications : communications sans fil/filaires, militaire, télédiffusion, informatique et stockage, tests et médical. Ces circuits sont :

·         FPGA Stratix V GT - Seul FPGA du marché avec transceivers intégrés de 28 Gbps visant les systèmes 100G et au-delà.
·         FPGA Stratix V GX - Prend en charge une large gamme d'applications avec transceivers to 600 Mbps à 12,5 Gbps
·         FPGA Stratix V GS - Optimisé pour les applications à DSP performantes avec transceivers entre 600 Mbps et 12,5 Gbps
·         FPGA Stratix V E - FPGA haute densité dédié au prototypage d'ASIC, l'émulation ou les applications informatiques très performantes.


FPGA Stratix V : conçus pour le haut débit

Les FPGA Stratix V GX et Stratix V GS possèdent jusqu'à 66 transceivers basse consommation et très performants allant jusqu'à 12,5 Gbps. Les FPGA Stratix V prennent en charge et sont conformes à une multitude de protocoles 3G, 6G et 10G et les standards électriques comme 10G/40G/100G, Interlaken et PCI Express® (PCIe®) Gen3, Gen2, Gen1. Ces circuits apportent également une interopérabilité directe aux fonds de panier 10G (10GBASE-KR) et aux modules optiques. Les transceivers 28 Gbps du FPGA Stratix V GT sont conçus pour répondre à la spécification CEI-28G. Les transceivers 28 Gbps ne consomment que 200 mW par canal, ce qui diminue énormément le profil consommation par débit.

En plus du débit du transceiver, les FPGA Stratix V comprend une interface mémoire DDR3 de 1600 Mbps 7 x 72 bits et des canaux LVDS capables de fonctionner à 1,6 Gbps sur n'importe quelle E/S.

Altera a opéré plusieurs améliorations au niveau de l'architecture du FPGA Stratix V pour augmenter la zone et l'efficacité logique sans oublier les performances système, comme :

·         Nouvelle architecture de module logique adaptatif (ALM) - apporte jusqu'à 800K de registres additionnels dans le plus grand circuit pour optimiser l'efficacité logique. L'architecture ALM convient parfaitement aux projets chargés en pipelines et en registres.
·         Amélioration de la structure de la mémoire embarquée avec des blocs de M20K pour une plus grande efficacité de la zone et de meilleures performances
·         Premier bloc DSP à précision variable du marché, pour une plus grande efficacité sur des chemins de données DSP à précisions multiples
·         Reconfiguration partielle facilitée - pour que les concepteurs puissent reconfigurer une partie du FPGA alors que les autres sections continuent à fonctionner.

Pour obtenir des informations complémentaires sur l'architecture FPGA Stratix V, aller sur le lien : http://www.altera.com/stratix5.


Les FPGA Stratix V intègrent le plus haut niveau d'IP intégrée sur un FPGA, ce qui augmente les capacités du circuit sans augmenter la consommation ou les coûts. Les fonctions durcies dans le circuit sont : PCIe Gen3, Gen2, Gen1, 40G/100G Ethernet, CPRI/OBSAI, Interlaken, Serial RapidIO® (SRIO) 2.0 et 10 Gigabit Ethernet (GbE) 10GBASE-R. Les interfaces mémoire avec des chemins lecture/écriture durcis concernent DDR3, RLDRAM II et QDR II+.

Comme annoncé début 2010 dans le communiqué sur les innovations des FPGA en 28 nm, les FPGA Stratix V sont dotés des blocs embarqués HardCopy de la société. Cette méthodologie unique permet à Altera de changer rapidement les fonctions durcies dans le FPGA, ce qui permet de développer des variantes selon les applications visées entre 3 et 6 mois. Les blocs embarqués HardCopy fournissent l'équivalent de 700K éléments logiques supplémentaires consommant 65% d'énergie en moins par rapport à une implémentation logicielle logique.


Une voie vers les ASIC HardCopy®

Altera fournit également à ses clients FPGA Stratix V un moyen économique et à faible risque pour passer à la production d'ASIC avec les circuits ASIC HardCopy. Les détails concernant les ASIC HardCopy V seront divulgués ultérieurement.


Disponibilité

Altera prévoit de démarrer l'échantillonnage des FPGA Stratix V au premier trimestre 2011. Le FPGA Stratix V sera pris en charge avec Quartus II version 10.0 au deuxième trimestre 2010. Pour en savoir plus sur la gamme de FPGA Stratix V, site web : www.altera.com/stratix5.

Un ensemble de livres blanc, de vidéos et de documents techniques expliquant comment les FPGA Stratix V résolvent les défis de conception les plus exigeants sont disponibles sur le site web d'Altera : www.altera.com/stratix5.


À propos d'Altera

Les solutions programmables d'Altera permettent aux sociétés de systèmes et de semiconducteurs d'innover, de se différencier et de gagner sur leur marché rapidement et économiquement.

Pour en savoir plus sur les FPGA, CPLD, ASIC d'Altera, visitez : www.altera.com.
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